P
Piksel.fun
2026 – 2027 Dönemi Aktif

Geleceği Tasarlayan
Mühendislik Topluluğu

Piksel; mikroçip mimarisinden yazılım sistemlerine, yaratıcı atölyelerden kampüs projelerine kadar üreten ve yarışan öğrencilerin ortak ekosistemidir.

Kulübe Katıl / Pasaport Aç SoC Mimarisini İncele
Görev Sayacı

Dönem Başlangıcı: Güz 2026

14 Eylül sabahı 09:00'da dersler ve teknik atölyeler için geri sayım.

00 GÜN
00 SAAT
00 DAKİKA
00 SANİYE
Mikroçip ve Donanım

Sayısal Tasarım & Çip Mimarisi

Sıfırdan Verilog, RISC-V mimarisi, doğrulama testleri ve açık kaynak ASIC üretim araçlarıyla gerçek çip tasarlama deneyimi.

Piksel Silicon Lab
25 Rol Aktif

Yazılım, Yapay Zeka & Sistemler

C/C++, Python, gömülü sistemler, açık kaynak araçlar ve öğrenci odaklı web/mobil projeleri.

Atölyeler & Kampüs Topluluğu

Teknik eğitimler, kariyer sohbetleri, hackathonlar ve yaratıcı kulüp etkinlikleri.

Piksel Topluluk Girişi

Kulübe katılmak için kayıt olun veya pasaportunuza giriş yapın.

Dönem İlerleme Çizelgesi

AŞAMA: ÜYE TOPLAMA
FAZ 01 [AKTİF]

Üye Toplama

Pasaport kayıtları ve genel çip havuzu başvuruları.

FAZ 02 [YAKINDA]

Takımlaşma & Mimari

5'er kişilik 3 takımın kadrolarının netleşmesi.

FAZ 03

RTL & DV Simülasyon

Verilog tasarımı ve UVM doğrulama testleri.

FAZ 04

ASIC Tape-Out

OpenLane ile GDSII üretim çıktısı.

Piksel Çip Topluluğu Canlı Katkı Ligi

Sürükle & Bırak Aktif

Teknofest Çip Takımları (3x5)

Katkı ligindeki üyeleri ilgili takıma sürükleyip bırakabilirsiniz. Kendi raporunuzu okumak için adınıza tıklayın.

Takım 1 (Alfa)

5 Üye

Takım 2 (Beta)

5 Üye

Takım 3 (Gama)

5 Üye
Piksel Çip Topluluğu

Başvurmak İçin Pasaport Oluştur

Çip bloklarına tıklayarak o alandaki tüm mühendislik rollerini inceleyebilirsiniz.

RISC-V SoC Floorplan
Bloğu Seçin
RV32I_CORE_PIPELINE 6 Rol

Fetch, Decode, ALU Execute, Memory, Writeback

Sistem & İşlemci Mimarisi
HW_CRYPTO3 Rol

AES / SHA-256 IP

Security RTL
AXI4_INTERCONNECT_CROSSBAR Bus & Protocol (4 Rol)
SRAM_CTRL

Cache & Subsystem

Memory (3 Rol)
UVM_DV_TEST

Cocotb / SVA Formal

Doğrulama (5 Rol)
OPENLANE_PNR

STA / DRC / GDSII

Fiziksel (4 Rol)
Sistem & İşlemci Mimarisi

RV32I_CORE_PIPELINE

5 aşamalı boru hattı (Fetch, Decode, Execute, Memory, Writeback), Hazard Detection ve Forwarding ünitelerinin synthesizable Verilog ile modellenmesi.

Bu Bloğa Ait Uzmanlık Rolleri: